先说说题目吧：

第一题：给你一堆逻辑门再给你一个逻辑表达式，让你用这些门实现这个表达式

第二题：关于时钟域的，要求把一个时钟域中的信号传递到另外一个时钟域中

第三题：画出三分频1：1的电路图

第四题：用pmos和nmos搭出一个表达式，表达式中只有与和或

第五题：两个verilog代码，问哪个编译的时候会产生latch，如何修改才能去掉

第六题：给你个逻辑电路图，问会有什么问题，该如何修改

第七题：给一个电路图，问如何修改才能使功耗最低，但功能不变

第八题：给一个电路图，两个flip-flop，两个逻辑门窜联，输出信号反馈回来

已知门的延时和flip-flop所加时钟的skew

问正常工作的时钟需要满足什么条件

第九题：忘记了，谁补充一下吧

第十题：画出计算机体系结构简图

第十一题：问的使关于虚拟内存和物理内存

再说说感受：

1、我硕士做一些数字电路的设计和仿真，用vhdl多一些，这个职位和我硕士的工作不是很对口，但是上海没有逻辑的职位，因此就申了这个

2、via严重鄙视vhdl，写代码的读代码的全部是verilog

3、该职位要求有比较扎实的数字电路知识

4、要求对个人计算机的结构和原理有一定的认识

5、题目比较有针对性，应该是针对他们工作的需要，因此只要有一部分会做就可以了。

1.写出电流公式。

2.写出平板电容公式。

3.电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC

4.给出时域信号，求其直流分量。

5.给出一时域信号，要求写出频率分量，并写出其傅立叶变换级数。当波形经过低通滤波器滤掉高次谐波而只保留一次谐波时，画出滤波后的输出波形。

6.有一时域信号S=V0sin(2pif0t) V1cos(2pif1t) V2sin(2pif3t 90)，写出当其通过低通、带通、高通滤波器后的信号表示方式。

7.给出一差分电路，告诉其输出电压Y 和Y?，求共模分量和差模分量。

8.一电源和一段传输线相连(长度为L，传输时间为T)，画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。

9.求锁相环的输出频率，给了一个锁相环的结构图。

10.给出一个堆栈的结构，求中断后显示结果，主要是考堆栈压入返回地址存放在低端地址还是高端。

今年威盛笔试题目也许不是很难，但是最后我竟没做完(logic部分)，感觉题目考察问题很全面，考察的是基础和经验。没有经验和基础，想答好这套题不容易，也让我懂得，想进名企不是那么容易的!

我把我能记起来的题目跟大家分享，不全面的希望补充:

1. 仲裁器的两种模式算法。设计一个有三个设备的仲裁机制，画图说明，可以用自然语言。(有点基础，根据经验能写就多写 呵呵)

2. 序列检测。输出脉冲。(这个题目是最简单的，被我考虑复杂了，竟用了35分钟，555555。题目没看仔细啊!而且卷面勾勾改改，郁闷中)

3.可控制信号检测机制，一个组合逻辑，就是与非门、或非门的一个组合逻辑。根据图示，写出一组输入信号，和预期输出信号。(这个题目比较简单。)

4. 两头分别是一个触发器，中间是个组合逻辑，根据延迟，确定系统最大频率。并考虑当延迟分别是mindelay和maxdelay时我们要考虑的关键时序问题。(前者我考虑的是建立时间和保持时间是否满足时序要求，后者我考虑组合逻辑延时问题，并说明可以用流水线解决。不一定对或者全面，大家讨论)。

6.有关fifo的问题。给出波形，考查fifo的概念。以及fifo数据宽度分别为64bits和128bits时的层数。(此题如果设计过fifo估计就比较简单了,我凭感觉做的答案，就不写了，免得大家见笑啊 呵呵)

做完以上的题目时，我就剩下十分钟了，第七题和第十题都是英文的，估计我看懂也要用5分钟，索性不做了，呵呵!哪位大侠做了，就想想，发个贴子。

回忆这次笔试经历，我分配时间缺乏经验，时间弄得很紧张。准备也不够充分，看到以往的笔试题，感觉比较简单，等我亲自上考场。才发现不是那么回事。进入威盛，对于我来说也许成为泡影，但我相信自己仍然有机会!!!