dl-威盛asic

时间:2022-07-16 05:00:06 笔试经验 我要投稿
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dl-威盛asic

  ===============asic===============


1。一个四级的Mux,其中第二级信号为关键信号
如何改善timing
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不过这个状态机话的实在比较差很容易误解的

3. 卡诺图写出逻辑表达使...
4. 用逻辑们画出D触发器
5. 给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有
clock的delay,写出决定最大时钟的因素同时给出表达式
6。c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt)
7 cache的主要部分什么的
8 Asic的design flow....


===============logic===============
1。用二选一搭出一个4选一的电路,问的没有这么直接,
给出了两个真值表,让你用具有第一个真值表特性的模块来构造一个
具有第二个真值表性质的电路
2。给出一个方波信号A,一个在方波某个posedge后一点点后assert的信号B

让你保证信号C(B

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