via logic的offer,
拿到via logic的offer,发面经
我是今天下午1:30去威盛面试的
面试在威盛办公区附近的一个健身房进行-_-
一面的哥哥问的很细,让我详细的介绍自己的项目,然后随时对各个模块的实现进行提问,还要求画出某某模块的实现框图.接着开始让我写代码,晕,简直是没有准备.先写了一个fifo,乱糟糟的写了个大体框架,解释了一下每个process的功能,算是过关.接着又让写了一个Latch和Flip-flop,这个比较简单,直接写出来了.聊完项目,就开始问一些Asic Design Flow,FPGA Design Flow,计算机体系结构的东西,基本上答上来了.面试官看看表,居然才过了20分钟,于是又出了几个hr问题考我,随便答了一下,再聊了聊Via的发展现状,一面结束,耗时30分钟
二面也是一个nice的`gg,又让我介绍了一遍项目,而且由于他对我的项目不是很熟,要我详细的解释,让他明白为止.不过这个面试官没有问太细节的技术问题,随便交流了一下,也就是20多分钟,二面结束,让我回去等消息,三四天后leader会决定下一轮面试.
从汇众出来,总觉得面试的很平淡,没什么亮点.结果刚回寝室就接到电话说让我再过去一趟,leader要面我.于是又折回汇众,见到了leader.leader讲话很快,思路也很快.最开始以为我是做软件的,说简历上没看到我写做fpga/asic的经验(简历写的太失败了),于是解释了一下.然后他看我有项目管理经验,就开始和我聊项目管理的问题,说了一些,看样子他还比较满意.接下来又是做题,画一个序列检测器的状态转移图.再下来就是一些asic的细节问题.我提到了formality,他马上问哪些环节需要做formality,formality的里面的算法怎么样的,这个彻底答不上来了,呵呵.又聊了一会儿关于对威盛和logic职位的认识后,他突然说给我offer,真是高兴,连忙感谢.
整个面试过程还是比较愉快的,虽然有些东西不知道,但是还是没有慌神,说出了自己的想法,也得到了一些肯定.今天面试的过程中hr还在打电话通知面试,估计这几天的一面还会进行下去,祝兄弟们好运.
第一个offer,庆祝一下
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