电气行业常见面试题

时间:2020-12-13 15:36:05 面试问题 我要投稿

电气行业常见面试题

电气行业常见面试题是我的一位朋友面试时留下来的,现在我就在此跟大家分享一下,希望对喜欢电池行业的朋友们以后的面试有帮助。

电气行业常见面试题

a) 什么是Setup 和Holdup时间?

建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器。
  
b) 什么是竞争与冒险现象?怎样判断?如何消除?

信号在FPGA器件内部通过连线和逻辑单元时,都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关,同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素,多路信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出有先后顺序,并不是同时变化,往往会出现一些不正确的尖峰信号,这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现,就说明该电路存在"冒险"。用D触发器,格雷码计数器,同步电路等优秀的设计方案可以消除。
  
c) 请画出用D触发器实现2倍分频的逻辑电路?

就是把D触发器的输出端加非门接到D端。

d) 什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
将几个OC门结构与非门输出并联,当每个OC门输出为高电平时,总输出才为高,这种连接方式称为线与。
  
e) 什么是同步逻辑和异步逻辑?

整个设计中只有一个全局时钟成为同步逻辑。

多时钟系统逻辑设计成为异步逻辑。
  
f) 请画出微机接口电路中,典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、所存器/缓冲器)。

是不是结构图?
  
g) 你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?

TTL,cmos,不能直连

LVDS:LVDS(Low Voltage Differential Signal)即低电压差分信号,LVDS接口又称RS644总线接口,是20世纪90年代才出现的一种数据传输和接口技术。

ECL:(EmitterCoupled Logic)即射极耦合逻辑,是带有射随输出结构的典型输入输出接口电路。
CML: CML电平是所有高速数据接口中最简单的`一种。其输入和输出是匹配好的,减少了外围器件,适合于更高频段工作。

a.C语言中,static的作用

隐藏。保持变量内容的持久。默认初始化为0。

b.列队和栈的区别

栈(Stack)是限定只能在表的一端进行插入和删除操作的线性表。

队列(Queue)是限定只能在表的一端进行插入和在另一端进行删除操作的线性表。

从"数据结构"的角度看,它们都是线性结构,即数据元素之间的关系相同。但它们是完全不同的数据类型。除了它们各自的基本操作集不同外,主要区别是对插入和删除操作的"限定"。
 
c.单片机最小系统 实现单片机驱动 必需要有晶振电路 复位电路 和电源  这时最小系统基本组成 当然还可以添加矩阵键盘 数码管之类的。

d.锁相环。

锁相环路是一种反馈控制电路,简称锁相环(PLL)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。

锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成,锁相环组成的原理框图如图8-4-1所示。

 

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