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分层结构高速数字信号处理系统的设计与应用
摘要：介绍了一种具有分层结构的高速数字信号处理嵌入式系统，该系统中的不同层次完成了具有不同实时性要求与复杂程度的任务。详术了基于TMS320VC33的嵌入式系统的实现过程及关键技术，最后给出了几个典型的应用实例。目前，DSP应用系统的研发一般都需要昂贵的专扇开发系统，而且大多是功能与用途特殊的产品且批量小，其成本主要花在长时间研发上。对于民品，时间就是市场占有率和金钱；对于军品，时间就是战斗力和生命。分层结构高速数字信号处理嵌入式系统的硬件和软件都在很大程度上具有通用性，极大地降低了这一类产品的研发难度与研发周期。
1 系统组成
1．1 设计思路
一个工业测控仪表产品首先需要友好的人机界面、实时的数据采集与控制及准实时的高速数字信号处理。DSP专用芯片虽然具有强大的数字信号处理功能，但若用于人机界面设计将事倍功半，若用于强实时控制则极易被一个简单任务耗尽资源。因此，系统的最佳设计方案是：采用体积小、结构紧凑可靠的PCI04工控机实现人机界面，以高速DSP芯片进行准实时数字信号处理，而强实时信号处理任务由复杂可编程逻辑器件(CPLD)和专用芯片(ASIC)完成。
1．2 分层式的系统结构
根据以上思路，系统宜采用分层式结构，如图1所示。其中，自定义系统总线(类似于GPIB总线)及接口模块实现主机(层次一)对多个信号处理模块(层次二、三)的监控，基于16位ISA并行接口的设计细节参见参考文献[2]。对于监控主机，在通过了调试阶段后，可以用单片机替代之以进一步减小体积重量，降低成本。在信号处理器模块中，DSP芯片及其RAM与EPROM组成的最小系统构成第二层次，其硬件／软件都具有通用性。真正与具体产品特定功能有关的是第三层次，它是由CPLD、ASIC芯片或级联工作的从处理器构成的应用硬件模块。随着软件无线电技术与器件的发展，非通用性功能越来越趋向．于用软件实现，而应用硬件模块则主要是高速CPLD、偏速模／数转换器及数／模转换器。因此第三层次也具有一定的通用性。
1．3 系统的特点
系统结构分层次后变得比较灵活，便于扩展。对于多通道并行数据处理，如材料分选，可采用多个信号处理器并联结构；对于单通道高速数据处理，
如雷达脉冲信号分选，可采用多个处理器级联结构。 分层结构系统的功能强大。第三层次可以处理纳秒级事件，如高速脉冲信号的瞬态参数测量；第二层次可以处理微秒、毫秒级事件，如数字滤波及高精度参数估计算法的实现；第一层次可以处理非实时但较复杂，的事件，如实现图形用户界面、存盘打印、数据库管理以及网络功能等。
第一、二层次在硬件上有完全的通用性，数字信号处理器的基本输入输出软件(DSP-BIOS)及其对应的主机接口软件也基本上具有完全的通用性，可编程器件的充分利用还可使第三层次在硬件上具有一定的通用性。因此，采用这种结构开发后续产品时，研发工作将越来越容易而且迅捷。
2 硬件／软件协同设计过程
将上述具有通用性与分层结构的高速数字信号处理系统应用于具体产品设计时，首先要对硬件／软件功能进行合理的划分，这实际上是一个硬件／软件协同设计的过程，如图2所示。
第一步，确定应用系统具体功能及性能指标要求。
第二步，应用独立于任何硬件／软件的功能性规格方法对系统进行描述，如有限态自动机(FSM)、统一化的规格语言(CSP、HDLs、C、…)或其它基于图形的表示工具。其作用是对硬件／软件统一表示，便于进行功能的划分和综合。
第三步，从系统功能要求和限制条件出发，依据一定的算法，进行硬件／软件的功能划分。
第四步，对划分结果作出评估。一种是性能评估(A)，另一种是对硬件／软件综合后的系统依据指令级评价参数作出评估(B)。如果评估结果不满足要求，需重复第三步，重新划分硬件／软件的功能，直至获得一个最佳的硬件／软件实现为止。
一个大的科研项目都需要多所做人分工协作，以上所述实际上也是总体上为硬件组与软件组所做的任务分配。在进行硬件系统基本功能调试的同时，软件组可以编写人机界面程序、数据库操作程序、模拟数据与处理的脱机版程序。由于用规格语言对实际硬件／软件功能描述存在失真情况，设计阶段的硬件／软件功能划分也难免有不合理之处，但这可在联机调试中得以修正。
3 关键技术
本文用TI公司的高速处理器芯片TMS320VC33实现通用数字信号处理嵌入式系统。
3．1 DSP-BIOS设计
DSP-BIOS软件是实现数字信号处理嵌入式系统通用性的关键所在。TMS320VC33在微处理器(μP)模式下，复位后即运行DSP-BIOS软件；如在微计算机(MP)模式下，复位后运行其内部固化的Boot-Loader程序，然后从外部低速RAM或串口读取DSP-BIOS软件并调入片内高速CACHE进行全速运行。
一个通用DSP-BIOS软件应具有以下功能：
· DSP的初始化；
· 最小系统硬件的自检；
· 与上位机的通信；
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