与图像编码器相连的具有画面分割功能的模块设计

与图像编码器相连的具有画面分割功能的模块设计

摘要：一般画面分割器将分割后的数字图像转换成复合视频信号输出,若要和图像编码器相连，实现数字图像编码,还得进行模数变换和视频解码，因此视频信号经历了二次AD和DA转换以及视频信号的编解码，不但增加了成本和复杂度，还降低了图像质量。论文提出了将图像分割电路与数字图像压缩编码电路有机地结合在一起的设计方案和实现方式,简化了电路,提高了图像清晰度。

关键词： 画面分割 视频编码 图像监控

在图像传输时，特别是在图像监控场合，常需要同时传输多路图像，但由于以前一般采用较低分辨率进行图像传输，画面分割后，每个子画面的图像质量太差，很少采用画面分割，即使需要画面分割，一般采用专门的画面分割器，将画面分割后合成的模拟视频信号送入图像编码器。国外有些公司已研发出这种专门芯片 ，是将几路要合成的视频信号通过某些运算（如滤波，抽取等）放入SDRAM存储器中，再将合成以后的视频数据输出。不过若需要分割的画面较多，则要求芯片的处理速度很快或采用芯片复用技术（即几个专用芯片合用以实现更多画面的分割），否则一般较难实现9或16分割的实时显示。这种采用专用画面分割器的实现方式，是将数字化并画面分割处理后的图像数据转换为模拟的复合视频信号，再由图像编码器进行模数变换和视频编解码，视频信号经历了多次的AD和DA转换以及视频信号编解码，不但增加了成本和复杂度，还降低了图像质量。我们设计的画面分割模块将图像分割电路与数字图像压缩编码电路有机地结合在一起，实现具有图像分割功能的数字图像编码器；由于分屏形成的数字信号直接输入图像压缩编码电路，从而简化了电路、降低了成本，更重要的是增加了图像清晰度。而且利用此模块能对数字视频信号进行各种处理，通过可编程逻辑器件的编程还可以控制各个存储芯片的输出，以实现任意分割，画中画，OSD（on screen display）等功能。

1模块的基本原理

如图1所示，各路模拟视频信号经视频解码芯片解码并数字化后，并将图像画面缩小后的8位数字视频数据送入相应缓冲存储器，存储控制电路根据视频解码芯片输出信号同步控制信号和所需要的分割方式，产生对缓冲存储器的读控制信号，使得n路缓冲存储器输出的数字视频数据分时出现在数据总线上，从而形成了n路合成的CCIR601或CCIR656格式 的数字视频信号，符合图像编码模块的接口标准，然后经过图像压缩编码电路进行图像压缩编码，再经过通信接口电路进行远程传输。图像压缩编码电路，对合成后的视频数据流进行压缩编码，同时完成音频信号的压缩编码；通信接口电路，实现图像、声音、控制及其它信号的打包、复接及解复接和收发，可以采用以太网、ISDN、E1或E2通信方式。当然也可以直接接上编码芯片（如Philps的SAA7185），以组成专门的图象分割器，实现图象的本地监控。

2设计实现方式

图2是我们设计画面分割电路主要连线图，下面我们说明各个模块的功能及具体的实现方式。

2．1 视频解码电路

视频解码电路用于对来自摄像机的各路视频信号的数字化。视频流经视频解码芯片的模拟视频

输入端口输入，经解码芯片输出数字视频信号。解码芯片可采用有CCIR601或CCIR656格式数字视频输出的集成电路（如Philips的SAA711x系列或ADI、Conexant）；这里我们使用Philips的SAA7114视频解码芯片 。视频解码芯片SAA7114具有6个模拟信号输入端，2个模拟信号处理通道和2个模拟的反混叠滤波器，2个9位模/数转换器（ADC），可以输出经缩放的8位数字格式YUV（4：2：2，4：1：1，4：2：0和4：1：0）信号，和SAA7113相比较，它增加了缩放功能，这也是实现画面分割的关键之一。可通过I2C总线控制其工作方式，如选择输入信号通道，调节信号的处理通道的增益，亮度，对比度和饱和度等。而且在垂直消隐期（VBI）可以进行图文（text）在屏显示的前端控制。所以可用单片机(如ATMEL公司的AT90S8515 )通过I2C总线(由IO引脚仿真形成的数据线SDA和时钟线SCL组成)设置视频解码芯片的相关寄存器来实现画面的缩小，这样使得输入各路的缓冲存储芯片的数字视频信号是压缩的数字视频信号。视频解码芯片的8位数字视频输出信号直接与缓冲存贮器的8位数据输入信号相连，相关的时钟和场行同步信号和各路的缓冲存储芯片的写控制信号线相连，这样来自每一路视频解码芯片的视频数据被完全写入相应的缓冲存贮器。而且此时解码芯片实现了画面的缩放功能，导致产生的行同步信号为非标准行同步信号，所以在可编程逻辑器件中用时序逻辑电路来产生标准的行同步信号 ，供后端的编码模块使用。

2．2 缓冲存储模块（FIFO）

缓冲存储器，用于保存来自视频解码芯片的经缩小或放大后的一场视频数据。可采用双端口的先进先出（FIFO）存储器作缓冲存储器，通过视频解码芯片的行场同步信号对FIFO的写入允许和写复位指针进行控制，实现写入画面缩小后的数字图像数据。同时通过存储控制电路对几个FIFO的读出允许和读复位指针进行控制，实现各缓冲存贮器的输出数字视频数据以总线方式分时输出，从而实现了画面的拼接。而且各独立缓冲存贮器中的数据读取时钟可采用第一路视频解码芯片的时钟，也就是读取各个独立缓冲存贮器的数据的时钟是一样的，保证了各路数据的同步读出，形成正确的画面分割后的视频数据流。缓冲存储器可采用高速存储器集成电路(如SDRAM、FIFO、双口RAM、场缓冲存储器)，但采用FIFO型场缓 ，有较简单的控制电路。

2．3 逻辑控制模块

逻辑控制模块由可编程逻辑器件实现，它是整个画面分割模块核心部位。它利用来自各视频解码电路的同步信号和时钟信号，并根据画面分割要求，用时序逻辑电路产生各缓冲存储器进行读写允许和读指针复位控制信号，保证各路的8位数字视频数据在总线上的分时输出，时钟信号和用时序逻辑电路产生的行场同步信号供图像编码模块中的编码芯片的时钟信号和行场同步信号使用，从而形成合成的CCIR601或CCIR656格式的数据流，即满足图像编码模块的接口要

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