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基于CPLD的系统中I2C总线的设计
摘要：在介绍Ｉ２Ｃ总线协议的基础上，讨论了基于ＣＰＬＤ的系统中Ｉ２Ｃ总线的设计技术，并结合工程实例设计了Ｉ２Ｃ总线ＩＰ核，给出了部分源代码和仿真结果。Ｉ２Ｃ总线是ＰＨＩＬＩＰＳ公司推出的新一代串行总线，其应用日渐广泛?１～２?。目前许多单片机都带有Ｉ２Ｃ总线接口，能方便地实现Ｉ２Ｃ总线设计；对没有Ｉ２Ｃ总线的微控制器（ＭＣＵ），可以采用两条Ｉ／Ｏ口线进行模拟。在以单片机为ＭＣＵ的系统中很容易实现Ｉ２Ｃ总线的模拟扩展，有现成的通用软件包可以使用?２～３?。
对有些基于ＣＰＬＤ的系统，要与带有Ｉ２Ｃ总线接口的外围器件连接，实现起来相对复杂一些。为实现系统中的Ｉ２Ｃ总线接口，可以另外引入单片机，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的专用Ｉ２Ｃ总线扩展器）进行扩展，但这样会增加系统成本，使系统冗余复杂。像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有专用的基于ＣＰＬＤ器件的Ｉ２Ｃ总线ＩＰ核，但这些ＩＰ核的通用性不强，需要的外围控制信号较多，占用系统很大的资源，因此直接采用这种ＩＰ核不可取。
鉴于此，依照Ｉ２Ｃ总线协议的时序要求，在基于ＣＰＬＤ的系统中开发了自己的Ｉ２Ｃ总线ＩＰ核。对于一些带有Ｉ２Ｃ总线接口的外围器件较少、对Ｉ２Ｃ总线功能要求较简单的ＣＰＬＤ系统，自主开发ＩＰ核显得既经济又方便。
１ Ｉ２Ｃ总线的协议
Ｉ２Ｃ总线仅仅依靠两根连线就实现了完善的全双工同步数据传送：一根为串行数据线（ＳＤＡ），一根为串行时钟线（ＳＣＬ）。该总线协议有严格的时序要求。总线工作时，由时钟控制线ＳＣＬ传送时钟脉冲，由串行数据线ＳＤＡ传送数据。总线传送的每帧数据均为一个字节（８ ｂｉｔ），但启动Ｉ２Ｃ总线后，传送的字节个数没有限制，只要求每传送一个字节后，对方回应一个应答位（Ａｃｋｎｏｗｌｅｄｇｅ Ｂｉｔ）。发送数据时首先发送数据的最高位（ＭＳＢ）。
Ｉ２Ｃ总线协议规定，启动总线后第一个字节的高７位是从器件的寻址地址，第８位为方向位（“０”表示主器件对从器件的写操作；“１”表示主器件对从器件的读操作），其余的字节为操作的数据。总线每次传送开始时有起始信号，结束时有停止信号。在总线传送完一个或几个字节后，可以使ＳＣＬ线的电平变低，从而使传送暂停。
图１列出了Ｉ２Ｃ总线上典型信号的时序，图２表示Ｉ２Ｃ总线上一次完整的数据传送过程。
依据Ｉ２Ｃ总线的传输协议，总线工作时的具体时序如下：
起始信号（Ｓ）：在时钟ＳＣＬ为高电平期间，数据线ＳＤＡ出现由高电平向低电平的变化，用于启动Ｉ２Ｃ总线，准备开始传送数据；
停止信号（Ｐ）：在时钟ＳＣＬ为高电平期间，数据线ＳＤＡ出现由低电平向高电平的变化，用于停止Ｉ２Ｃ总线上的数据传送；
应答信号（Ａ）：Ｉ２Ｃ总线的第９个脉冲对应应答位，若ＳＤＡ线上显示低电平则为总线“应答”（Ａ），若ＳＤＡ线上显示高电平则为“非应答”（／Ａ）；
数据位传送：Ｉ２Ｃ总线起始信号或应答信号之后的第１～８个时钟脉冲对应一个字节的８位数据传送。在脉冲高电平期间，数据串行传送；在脉冲低电平期间，数据准备，允许总线上数据电平变化。
２ 应用实例
２．１ 实例模型介绍
现举某应用实例，要求对显示器的视频信号进行采集、处理和再显示，整个系统采用ＣＰＬＤ器件进行控制。信号采集采用Ａ／Ｄ公司的专用视频采集芯片ＡＤ９８８３，该芯片在使用前需要依据实际的功能指标进行初始化。
初始化过程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ两引脚进行。在系统中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,实现初始化：按照Ｉ２Ｃ总线协议向ＡＤ９８８３的１９个内部寄存器（０１Ｈ～１３Ｈ）写入１９组固定的８位数据；第１４Ｈ寄存器为只读型同步检测寄存器，仅用于检测几个关键的数据设置。
可见该Ｉ２Ｃ总线模型如下：单主操作，只实现简单的写和读操作（亦可只有写操作，只是硬件调试的时候会麻烦些），写地址连续，没有竞争和仲裁，是很简单的Ｉ２Ｃ总线系统。由此设计了如图３所示的ＩＰ核。其中，ＲＥＳＥＴ为复位信号，ＣＬＫ为系统时钟。
为了软件仿真方便，把双向数据线ＳＤＡ用分离的两条线模拟：ＳＤＡ为数据输出，ＳＤＡＡＣＫ为ＳＤＡ的应答信号。软件仿真成功后，只要把ＳＤＡ设置为双向，稍微修改一下程序就可以向ＣＰＬＤ器件下载，进行实际应用。
对ＡＤ９８８３内部地址连续的寄存器进行初始化，Ｉ２Ｃ总线上传输的时序信号依次为：开始信号（Ｓ）；从器件地址和写操作位（ＳＬＡＷ）；内部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；写入基地址的数据（Ｄａｔａ０）；写入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的数据（Ｄａｔａ１）；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的数据（Ｄａｔａ２）；……；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的数据（Ｄａｔａ１８）；停止信号（Ｐ）。
针对ＡＤ９８８３，如果电路中的Ａ０引脚?５５＃?接电源，则ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依据实际需要写入的初始化数据。
２．２ ＩＰ核程序的编写
整个程序用ＶＨＤＬ语言编制，ＳＣＬ输出时钟的设计是基于ＣＬＫ输入时钟的６４分频的。程序由三个状态组成：开始（ＳＴＡＲＴ）、转换（ＳＨＩＦＴ）和应答（ＡＣＫ）。状态定义如下：
ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ?ｓｔａｒｔ?ｓｈｉｆｔ?ａｃｋ??
ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ?ｓｔａｔｅｓ?
下面给出部分进程的源代码以供参考。
２．２．１开始信号的产生
ＰＲＯＣＥＳＳ?ｃｌｋ
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