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新一代CPLD及其应用
摘要：介绍了新一代可编程逻辑器件Stratix系列，并在此基础上详细叙述了基于Stratix系列设计高阶FIR滤波器的方法和步骤，通过举例总结了CPLD在数字信号处理方面的优越性和良好的发展前景。近年来，随着集成芯片制造技术的发展，可编程逻辑器件（PLD）在速度和集成度两方面得到了飞速提高。由于它具有功耗低、体积小、集成度高、速度快、开发周期短、费用低、用户可定义功能及可重复编程和擦写等许多优点，应用领域不断扩大，越来越多的电子系统开始采用可编程逻辑器件来实现数字信号处理，从而使通用DSP芯片难于完成的一些时序组合逻辑和某些简单的大运算量的数学计算得以实现。继QuickLogic和XILINX分别开发了内含嵌入式FIR core的CPLD之后，ALTERA公司又推出了新一代可编程逻辑器件Stratix系列，其性能完全满足高速数字信号算是系统的设计要求。
1 Stratix系列器件的主要特性
同其它含有嵌入式FIR core的CPLD相比较，Stratix系列CPLD采用了1.5V内核，0.13μm全铜工艺，由QuartusII 2.0以上版本软件支持，可以重复编程，通过JTAG接口或者EPROM加载程序，内部有DSP模块、PLL、大带宽高速I/O接口和大容量存储模块。主要内部资源参见表1。
表1 Stratix器件内部资源表
模块6082138171183292364520MegaRAM
模块122446912RAM总量（bit）920,4481,2669,2481,944,5763,317,1843,4423,7445,215,1047,9427,52010,118,016DSP模块610101214182228嵌入式乘器（99）48808096112144176224锁相环6661012121212用户最多可用引脚422582702469/6727268181,0181,2341,310
该系列CPLD主要特点包括：
·高性能体系：Stratix系列器件的新结构采用了DitrectDriveTM技术和快速连续MultiTrackTM互联技术。MultiTrackTM互联技术可以根据走线不同长度进行优化，改善内部模块之间的互联性能。Altera公司特有的DirectDriveTM技术保证片内所有的函数可以直接连接使用同一布线资源。这两种技术与QuartusII 2.0以上版本软件提供的LogicLock(tm)功能相结合，便于进行模块化设计，简化了系统集成。Stratix系统器件片内的全局和本地时钟资源提供了多达40个独立的系统时钟，有利于实现最丰富的系统性能；全新的布线结构，分为三种长度的行列布线，在保证延时可预测的同时，增加了布线的灵活性。
·大容量存储资源：Stratix器件中的TriMatrix存储结构具有高达10Mbit的RAM和高达12Tbps的峰值存储带；有三种不的嵌入存储模块类型，它们都具有混合宽度和混合时钟模式嵌入移位寄存器功能，可用于多种不同的场合：
512bit M512模块（512×1bit到32×18bit）：512位模块加上校验，可用于接口速率适配的FIFO。
4Kbit M4K模块（4096×1bit到128×36bit）：4K位模块加上校验，可用于小型数据块存储和多通道I/O协议。
512Kbit MegaRAM模块（64K×9bit到4K×144bit）：512K位RAM加上校验，可用于存储大型数据块或者Nios TM嵌入式处理器软核代码等。
其中，4Kbit M4K模块和512Kbit MegaRAM模块支持完全的双端口模式。所有存储资源分布在整个器件中，设计者可根据设计的存储器类型和容量大小，通过Altera Quartus II软件的MegaFunction函数，灵活选择不同参数，配置成特定存储容量的RAM、DPRAM、FIFO等特殊模块。
图2 高速数字信号预处理模块结构图
·高带宽DSP模块：Stratix DSP模块包括硬件乘法器、加法器、减法器、累加器和流水线寄存器。各个功能单元之间有专用的走线，具有针对Stratix器件内部大量存储器的专用存储器结构接口，因此通过优化设计，DSP模块可提供高达2.0GMACS的DSP性能，并且具有尽可能小的布线拥塞。其电路结构如图1所示。
Altera Quartus II软件的MegaFunction提供了多种DSP模块操作模式。每一DSP模块可针对不同的应用，通过选择合适的DSP模块操作模式，实现8个9×9位乘法器、4个18×18位乘法器或一个36×36位乘法器。当配置为36×36位乘法器模式时，DSP模式还可实现浮点算法。专用的乘法器电路支持带符号和不带符号乘法操作，并可在不带来任何精度损失的情况下，动态地在两种运算之间切换。
Stratix器
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