一种基于CPLD的PWM控制电路设计

时间：2024-10-01 08:52:07 理工毕业论文我要投稿

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一种基于CPLD的PWM控制电路设计

摘要：介绍了利用硬件描述语言VHDL设计的一种基于CPLD的PWM控制电路，该ＰＷＭ控制电路具有PWM开关频率可调，同侧２路信号互锁、延时时间可调、接口简单等特点，可应用于现代直流伺服系统。

在直流伺服控制系统中，通过专用集成芯片或中小规模的数字集成电路构成的传统ＰＷＭ控制电路往往存在电路设计复杂，体积大，抗干扰能力差以及设计困难、设计周期长等缺点?因此ＰＷＭ控制电路的模块化、集成化已成为发展趋势。它不仅可以使系统体积减小、重量减轻且功耗降低，同时可使系统的可靠性大大提高。随着电子技术的发展，特别是专用集成电路（ＡＳＩＣ）设计技术的日趋完善，数字化的电子自动化设计（ＥＤＡ）工具给电子设计带来了巨大变革，尤其是硬件描述语言的出现，解决了传统电路原理图设计系统工程的诸多不便。针对以上情况，本文给出一种基于复杂可编程逻辑器件（ＣＰＬＤ）的ＰＷＭ控制电路设计和它的仿真波形。

１　ＰＷＭ控制电路基本原理

为了实现直流伺服系统的Ｈ型单极模式同频ＰＷＭ可逆控制，一般需要产生四路驱动信号来实现电机的正反转切换控制。当ＰＷＭ控制电路工作时，其中Ｈ桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能；而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。设计的整体模块见图１所示。其中，ｄ[７:０]矢量用于为微机提供调节占空比的控制信号，ｃｓ为微机提供控制电机正反转的控制信号，ｃｌｋ为本地晶振频率，ｑｏｕｔ[３:０]矢量为四路信号输出。其内部原理图如图２所示。

该设计可得到脉冲周期固定（用软件设置分频器Ｉ９可改变ＰＷＭ开关频率，但一旦设置完毕，则其脉冲周期将固定）、占空比决定于控制信号、分辨力为１／２５６的ＰＷＭ信号。Ｉ８模块为脉宽锁存器，可实现对来自微机的控制信号ｄ[７：０]的锁存,ｄ[７：０]的向量值用于决定ＰＷＭ信号的占空比。ｃｌｋ本地晶振在经Ｉ９分频模块分频后可为ＰＷＭ控制电路中Ｉ１２计数器模块和Ｉ１１延时模块提供内部时钟。Ｉ１２计数器在每个脉冲的上升沿到来时加１，当计数器的数值为００Ｈ或由０ＦＦＨ溢出时，它将跳到００Ｈ时，ｃａｏ输出高电平至Ｉ７触发器模块的置位端，Ｉ７模块输出一直保持高电平。当Ｉ８锁存器的值与Ｉ１２计数器中的计数值相同时，信号将通过Ｉ１３比较器模块比较并输出高电平至Ｉ７模块的复位端，以使Ｉ７模块输出低电平。当计数器再次溢出时，又重复上述过程。Ｉ７为ＲＳ触发器，经过它可得到两路相位相反的脉宽调制波，并可实现互锁。Ｉ１１为延时模块，可防止桥路同侧对管的导通，Ｉ１０模块为脉冲分配电路，用于输出四路满足设计要求的信号。ＣＳ为Ｉ１０模块的控制信号，用于控制电机的正反转。

２　电路设计

本设计采用的是Ｌａｔｔｉｃｅ半导体公司推出的ｉｓ-ｐｌｅｖｅｒ开发平台，该开发平台定位于复杂设计的简单工具。它采用简明的设计流程并完整地集成了ＬｅｏｎａｒｄｏＳｐｅｃｔｒｕｍ的ＶＨＤＬ综合工具和ｉｓｐＶＭＴＭ系统，因此，无须第三方设计工具便可完成整个设计流程。在原理设计方面，本设计采用自顶向下、层次化、模块化的设计思想，这种设计思想的优点是符合人们先抽象后具体，先整体后局部的思维习惯。其设计出的模块修改方便，不影响其它模块，且可重复使用，利用率高。本文仅就原理图中的Ｉ１２计数器模块和Ｉ１１延迟模块进行讨论。

计数器模块的ＶＨＤＬ程序设计如下：

ｅｎｔｉｔｙｃｏｕｎｔｅｒｉｓ

ｐｏｒｔ(ｃｌｋ: ｉｎｓｔｄｌｏｇｉｃ;

Ｑ : ｏｕｔｓｔｄｌｏｇｉｃｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);

ｃａｏ: ｏｕｔｓｔｄ_ｌｏｇｉｃ);

ｅｎｄｃｏｕｎｔｅｒ;

ａｒｃｈｉｔｅｃｔｕｒｅａ_ｃｏｕｎｔｅｒｏｆｃｏｕｎｔｅｒｉｓ

ｓｉｇｎａｌＱｓ: ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);

ｓｉｇｎａｌｒｅｓｅｔ: ｓｔｄ_ｌｏｇｉｃ;

ｓｉｇｎａｌｃａｏｌｏｃｋ: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)