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基于CPLD的三相多波形函数发生器设计
摘要：介绍了基于可编程逻辑器件CPLD和直接数字频率合成技术（DDS）的三相多波形函数发生器的基本原理，并在此基础上给出了基于CPLD的各模块设计方法及其VHDL源程序。１ 引言
直接数字频率合成 ?Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｓ ，ＤＤＳ?是２０世纪６０年代末出现的第三代频率合成技术。该技术从相位概念出发，以Ｎｙｑｕｉｓｔ时域采样定理为基础，在时域中进行频率合成。ＤＤＳ频率转换速度快，频率分辨率高，并在频率转换时可保持相位的连续，因而易于实现多种调制功能。ＤＤＳ是全数字化技术，其幅度、相位、频率均可实现程控，并可通过更换波形数据灵活实现任意波形。此外，ＤＤＳ易于单片集成，体积小，价格低，功耗小，因此ＤＤＳ技术近年来得到了飞速发展，其应用也越来越广泛。
基于ＣＰＬＤ和ＤＤＳ技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。
２ 系统原理
２．１ ＣＰＬＤ内部设计
ＣＰＬＤ的内部结构框图如图１所示，图中，首先由控制寄存器将外部控制器（如单片机）送入的数据转换为频率和幅度控制字；然后再由分频器根据频率控制字进行分频并将输出作为寻址计数器的时钟；寻址计数器的寻址空间为３６０字节，可对ＲＯＭ中的查找表进行寻址；而通过模３６０加法器可以产生１２０°的相位差。
２．２ ＣＰＬＤ的外围电路
图２所示是ＣＰＬＤ的外围电路连接图。图中，ＣＰＬＤ幅度控制字经Ｄ／Ａ转换输出后，可作为查找表输出ＤＡＣ的参考电压，该参考电压可通过改变幅度控制字来进行改变，从而改变输出信号的幅度。
３ ＣＰＬＤ各模块的设计
３．１ 控制寄存器的设计
控制寄存器设计主要是将外部控制器输入的数据转换为频率和幅度控制字。其程序代码如下：
－－／／／／／／／／／／／／调库／／／／／／／／／／／／－－
ｅｎｔｉｔｙ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｐｏｒｔ（ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ；
ｄａｔａｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ａｄ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(1６ ｄｏｗｎ ｔｏ ０);
ｆｒｅｑ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０));
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａｆｌｏｗ ｏｆ ｃｏｎｔｒｏｌｌｅｒ ｉｓ
ｓｉｇｎａｌ ｏｕｔ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);
ｂｅｇｉｎ
ｓ２ｐ:ｐｒｏｃｅｓｓ(ｃｌｋ,ｄａｔａｉｎ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１６ ｄｏｗｎ ｔｏ ０);?
ｂｅｇｉｎ
ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１’ ｔｈｅｎ
ｔｅｍｐ:＝ｔｅｍｐ(１５ ｄｏｗｎ ｔｏ ０)＆ｄａｔａｉｎ;
ｅｎｄ ｉｆ;
ｏｕｔ１＜＝ｔｅｍｐ;
ｅｎｄ ｐｒｏｃｅｓｓ ｓ２ｐ;
ｍｕｘ:ｐｒｏｃｅｓｓ(ｏｕｔ１(１６))
ｂｅｇｉｎ
ｉｆ ｏｕｔ１(１６)＝‘１’ ｔｈｅｎ
ａｄ＜＝ｏｕｔ１(１５ ｄｏｗｎ ｔｏ ０); －－１号寄存器为幅度控制字
ｅｌｓｅ
ｆｒｅｑ＜＝ｏｕｔ１(１５ ｄｏｗｎｔｏ ０); －－０号寄存器为频率控制字
ｅｎｄ ｉｆ;
ｅｎｄ ｐｒｏｃｅｓｓ ｍｕｘ;
ｅｎｄ;
图3
３．２ 分频比可变的分频器模块设计
该设计主要是根据频率控制字决定分频倍数，从而输出与频率控制字相对应的频率时钟，此模块的输出可作为寻址计数器的时钟。具体代码如下：
ｐｒｏｃｅｓｓ?ｃｌｋ? －－ｃｌｋ为外部时钟（如晶振）
ｖａｒｉａｂｌｅ ｔｅｍｐ,ｆｅｎ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０);?
ｃｏｎｓｔａｎｔ ｔｅｍｐ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０):＝“１１１１１１１１１１１１１１１１”;
ｖａｒｉａｂｌｅ ａ:ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｆｅｎ:＝ｔｅｍｐ１－ｆｅｎ_ｉｎ; －－使分频后的频率正比于频率控制字
ｉｆ ｃｌｋ＝‘１’ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ
ｉｆ ｔｅｍｐ＝(‘０’＆ｆｅｎ（１５ ｄｏｗｎ ｔｏ １）) ｔｈｅｎ －－相当于除２运算
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｌｓｉｆ ｔｅｍｐ＝ｆｅｎ ｔｈｅｎ
ａ:＝ｎｏｔ ａ;
ｔｅｍｐ:＝“００００００００００００００００”;
ｅｌｓｅ
ｔｅｍｐ:＝ｔｅｍｐ＋１;
ｅｎｄ ｉｆ;
ｅｎｄ ｉｆ;
ｆｅｎ ｏｕｔ＜＝ａ; －－ｆｅｎ ｏｕｔ 为输入时钟的频率ｆｅｎ倍分频
ｅｎｄ ｐｒｏｃｅｓｓ;
３．３ 寻址计数器设计
寻址计数器主要用于产生对ＲＯＭ寻址输出波形数据的寻址信号，寻址空间为３６０字节，具体的程序代码如下：
ｐｒｏｃｅｓｓ(ｃｌｋ)
ｖａｒｉａｂｌｅ ｔｅｍｐ:ｉｎｔｅｇｅｒ ｒａｎｇ
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