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高速数据采集系统中高速缓存与海量缓存的实现
摘要：探讨了高速数据采集系统中高速采样缓存的重要性和实现途径，阐述了基于ADSP-21065L的并行多通道数据采集板上高速采样缓存的设计与电路结构，给出了采用FPGA实现通道复用和采样数据预处理，从而构造16MB的SDRAM海量缓存以将高速缓存中的多批次采样数据经AD-21065L倒入SDRAM存储的实现方法。１ 引言
高速数据采集系统目前已在雷达、声纳、软件无线电、瞬态信号测试等领域得到广泛应用。它的关键技术是高速ＡＤＣ技术、数据存储与传输技术和抗干扰技术。本文在分析了高速多通道数据采集系统中存储子系统的性能要求和设计方案的基础上，提出了高速缓存和海量缓存方案，并将该方案成功地应用于ＤＳＰ多通道超声信号采集与处理系统中。
对高速多通道采样数据存储的性能要求：一是高速性，现在高速数据采集中所用的ＡＤＣ已达到几十甚至几百ＭＳＰＳ的水平，这就要求采样数据存储器的速度也要与之匹配，也就是采用高速缓存；二是大容量，其原因是多通道高速数据采集会产生巨大的数据流。一个４通道４０ＭＨｚ采样率１６位精度数据采集板并行采样０．１ｓ将产生３２ＭＢ的数据量，所以，通常需要海量缓存来存储采样数据。
２ 高速缓存的实现
通常构成高速缓存的方案有三种：
第一种是ＦＩＦＯ（先进先出）方式。ＦＩＦＯ存储器就象数据管道一样，数据从管道的一头流入、从另一头流出，先进入的数据先流出。ＦＩＦＯ具有两套数据线而无地址线，可在其一端写操作而在另一端读操作，数据在其中顺序移动，因而能够达到很高的传输速度和效率，且由于省去了地址线而有利于ＰＣＢ板布线。缺点是只能顺序读写数据，因而显得比较呆板，而且大容量的高速ＦＩＦＯ非常昂贵；
第二种是双口ＲＡＭ方式。双口ＲＡＭ具有两套独立的数据、地址和控制总线，因而可从两个端口同时读写而互不干扰，并可将采样数据从一个端口写入而由ＤＳＰ从另一个端口读出。双口ＲＡＭ也能达到很高的传输速度，并且具有随机存取的优点，缺点是大容量的高速双口ＲＡＭ很难得且价格昂贵；
第三种是高速ＳＲＡＭ切换方式。高速ＳＲＡＭ只有一套数据、地址和控制总线，可通过三态缓冲门分别接到Ａ／Ｄ转换器和ＤＳＰ上。当Ａ／Ｄ采样时，ＳＲＡＭ由三态门切换到Ａ／Ｄ转换器一侧，以使采样数据写入其中。当Ａ／Ｄ采样结束后，ＳＲＡＭ再由三态门切换到ＤＳＰ一侧以便ＤＳＰ进行读写。这种方式的优点是ＳＲＡＭ可随机存取，同时较大容量的高速ＳＲＡＭ容易得到且价格适中，缺点是切换控制电路比较复杂，且只能由Ａ／Ｄ转换器和ＤＳＰ分时读写。
综合考虑以上三种高速缓存方案的性能、价格和实现方便性后，笔者选用第三种方案（即高速ＳＲＡＭ切换方式）来构成Ａ／Ｄ采样高速缓存。系统的采样与存储部分的原理框图如图１所示。
图１中，ＳＲＡＭ选用ＩＳ６１ＬＶ２５６１６－１０Ｔ，容量为２５６ｋ×１６ｂｉｔ，访问速度为１０ｎｓ，使用两片即可构成２５６ｋ×３２ｂｉｔ的高速缓存。当一轮采样开始时，ＤＳＰ发出触发信号给ＣＰＬＤ，后者对５０ＭＨｚ晶振时钟二分频后得到２５ＭＨｚ采样时钟提供给４路Ａ／Ｄ转换器ＡＤ９２２５，同时对４路超声信号进行２５ＭＨｚ、１２ｂｉｔ的Ａ／Ｄ转换。转换结果分成两个完全一样的数据通道进行处理，每个数据通道处理两路Ａ／Ｄ转换结果，每个数据通道包含一片ＦＰＧＡ（现场可编程门阵列）、一片ＳＲＡＭ及其后的数据三态门等电路。ＦＰＧＡ可接收两路Ａ／Ｄ转换结果并在其内部进行复用，以将其变成一路５０ＭＨｚ、１２ｂｉｔ的数据流送入ＩＳ６１ＬＶ２５６１６缓存。ＦＰＧＡ完成数据通道复用的原理如图２所示。
ＦＰＧＡ选用ＥＰ１Ｋ５０，它的逻辑门数为５万门，内含１０个ＥＡＢ（嵌入阵列块）。每个ＥＡＢ实际上是４ｋｂｉｔ的ＲＡＭ，可以用来构造ＦＩＦＯ、双口ＲＡＭ等。本系统应用两块ＥＡＢ构成了两个２５６×１６ｂｉｔ的ＦＩＦＯ，因而可将两路Ａ／Ｄ转换结果分别送入两个ＦＩＦＯ，然后在ＦＰＧＡ的输出端将两个ＦＩＦＯ中的数据交替地读出写入ＩＳ６１ＬＶ２５６１６，每个ＦＩＦＯ每次读出１２８个采样数据。Ａ／Ｄ转换器的输出为１２位数据，而ＦＰＧＡ的片内ＦＩＦＯ和片外ＩＳ６１ＬＶ２５６１６的数据字宽都为１６位。在存储、传送时，将高４位补０即可。两路Ａ／Ｄ采样速度都为２５ＭＨｚ，复用后输出的速率为５０ＭＨｚ，这个速度对于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以达到的。ＦＰＧＡ的作用除了构造ＦＩＦＯ以实现数据通道复用外，还可以作为协处理器由板上ＤＳＰ控制来进行一些简单高效的数据预处理（如插值、取平均、ＦＩＲ滤波等）。同时可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０来对ＥＰ１Ｋ５０的逻辑算法进行设计、编译并仿真，然后下载到ＥＰ１Ｋ５０中实现预定功能。
除了ＦＰＧＡ外，系统还采用了一片ＣＰＬＤ（复杂可编程逻辑器件）来控制采样。前者主要用于数据通道对Ａ／Ｄ采样结果进行缓冲复用以及预处理，后者则负责产生Ａ／Ｄ采样时钟以及作为地址计数器产生地址并提供给两片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采样结果等。ＣＰＬＤ不象ＦＰＧＡ那样能完成较复杂的逻辑功能和信号处理算法，但是它具有更高的速度，且管脚到管脚具有固定一致的时延，因而在设计调试时容易获得简单可靠的定时关系，适于实现高速计数器、触发器、译码器等定时要求比较严格的场合。本系统使用ＭＡＸ７１２８ＡＥ来控制采样，其可实现的功能如图３所示。
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