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基于模糊控制的迟早门同步器及其FPGA实现
摘要：介绍了迟早门同步器的基本工作原理，提出了在迟早门同步器中引入模糊逻辑控制获得较小相位抖动的方法，给出了迟早门同步器在ＦＰＧＡ上的具体实现。在数字通信系统中，必须以符号速率对解调器的输出进行周期性地采样。为此，接收器需要一个采样时钟信号，这个时钟信号的频率和符号速率相等，相位则必须保证采样时刻是最佳的。在接收器中获得这个采样时钟的过程被称为符号同步或符号定时恢复。迟早门（Ｅａｒｌｙ－ｌａｔｅ Ｇａｔｅ）是实现符号同步的重要方法之一，广泛运用于各种数字通信系统中。本文提出的基于模糊控制的迟早门与传统的迟早门相比，具有同步速度快、过冲小、相位抖动小等优点。在其ＦＰＧＡ实现中，采用了离线计算实时查表控制的方法，并针对实际应用的情况，将控制表转化为逻辑方程，进一步简化了电路。
１ 迟早门简介
一阶闭环平衡双积分型迟早门结构如图１所示。
早门累加器和迟门累加器分别在两个连续的半符号周期内对输入数据的采样值进行累加，即计算前半符号周期和后半符号周期内接收到的信号的能量，它们与一个减法器共同构成了相位检测器。为了保证相位检测的有效性，采样时钟的频率必须是符号速率的偶数倍，一般至少要为８倍。如果接收到的信号为连续的０或１，那么相位误差Δｅ为零；如果接收到的信号中０、１交替出现，那么相位误差Δｅ可能不为零。误差累加器和比较器构成了一阶低通环路滤波器，相位误差累加值与一个门限值比较，产生的差值控制本地生成的数据时钟相位。相位误差累加值的符号决定数据时钟的相位是前移还是后移，每次相位调整的幅度是固定的，调整的门限值也是固定的。控制逻辑根据本地生成的数据时钟决定早门累加器、迟门累加器和误差累加器的工作时序。
若迟早门的采样周期为Ｔｓ，数控振荡器的调整幅度为ｄ，则由于迟早门相位调整造成的接收数据时钟的相位抖动为ｄ·Ｔｓ。如果调整幅度ｄ较大，则数据时钟可以很快地同步上，但是相位抖动就会比较大。如果调整幅度ｄ较小，则相位抖动较小，但是数据时钟可能需要较长的时间获得同步。
２ 迟早门的模糊控制设计
同步速度和相位抖动是制约迟早门性能得以提高的主要因素。为了实现较小相位抖动要求下的快速同步，可以采用自适应技术，在相位捕捉阶段使用较大的调整幅度，在相位跟踪阶段使用较小的调整幅度。本文提出了一种基于模糊控制的方法，同样可以达到自适应的效果，而且鲁棒性好、易于实现。
基于模糊控制的平衡双积分型迟早门结构如图２所示。
在结构上，基于模糊控制的迟早门用两个相位误差寄存器取代了传统迟早门的相位误差累加器，用一个两输入、单输出的模糊控制器取代了传统迟早门的简单比较器。该模糊控制器的输入为相位误差累加值的当前值Δｅ（ｎ）和前一次计算值Δｅ（ｎ－１），输出为数控振荡器的调整幅度值ｄ。用三角形隶属度函数将输入变量Δｅ模糊分割为负大（ＮＢ）、负小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正大（ＰＢ）五种取值，模糊分割的图形表示如图３所示。输出变量ｄ被模糊分割为负大（ＮＢ）、负中?ＮＭ?、负小（ＮＳ）、零（ＺＲ）、正小（ＰＳ）、正中?ＰＭ?、正大（ＰＢ）七种取值，模糊分割的图形表示如图４所示。
模糊控制器的控制规则表如表１所示。
表1 模糊控制规则表相位误差Δe(n-1)
由于模糊控制器输入变量模糊分割的相邻两个取值具有５０％的交叠，所以除个别点（０、±ａ／２、±ａ）以外的精确输入值都对应两条控制规则。模糊控制器输出变量的清晰化采用重心法。
３ 模糊控制迟早门的ＦＰＧＡ实现
在实际运用中，需要对接收到的１Ｍｂｐｓ高斯最小频移键控（Ｇａｕｓｓ－ＭＳＫ）信号进行符号同步，这就要求模糊控制单元的推理速度至少为１Ｍ ＦＬＩＰＳ?Ｆｕｚｚｙ Ｌｏｇｉｃａｌ Ｉｎｆｅｒｅｎｃｅｓ ｐｅｒ Ｓｅｃｏｎｄ?。显然，对这样的推理速度指标，用软件在一般的通用处理器上是很难实现的。因此，模糊控制迟早门必须使用硬件来实现。ＦＰＧＡ是一种廉价的半定制大规模集成电路，它的开发工具可以在ＰＣ机上运行。ＦＰＧＡ具有密度高、结构灵活、设计时间短和可编程等优点，非常适合用于模糊迟早门的硬件验证。
一个典型的模糊控制器通常由包含控制规则的知识库、模糊推理单元以及与外部接口的模糊化单元、清晰化单元组成。自１９８５年以来人们在模糊控制器的硬件实现方面已经做了很多工作，用数字电路实现模糊控制器已经有非常成熟的设计方案。这些方案将模糊控制器的四个基本单元用数字电路一一实现，模糊推理速度也可以达到１Ｍ ＦＬＩＰＳ以上。但是在模糊控制迟早门中，模糊控制器只是其中的一部分，迟早门也只是整个接收机中的一个单元。如果采用通用的设计方案，最后实现的模糊控制迟早门占用ＦＰＧＡ的逻辑单元必然很多，致使整个接收机占用的芯片面积很大，而且模糊控制器在迟早门中的功能比较单一，无法实现复用。因此，模糊控制迟早门中的模糊控制器不适于用通常的设计方案
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