威盛VIA 笔试试题

时间：2024-09-18 00:20:21 综合指导我要投稿

威盛VIA 笔试试题

威盛VIA 笔试试题
两个positions, ASIC and VLSI:

VLSI： 1。解释setup和hold time violation，画图说明，并说明解决办法。 2。说说静

态、动态时序模拟的优缺点。 3。用一种编程语言写n!的算法。 4。画出CMOS的图，画出

tow-to-one mux gate。 5。说出你的最大弱点及改进方法。 6。说出你的理想。说出你想

达到的目标。题目是英文出的，要用英文回答。

ASIC: 1。一个四级的Mux,其中第二级信号为关键信号如何改善timing 2. 一个状态机的

题目用verilog实现不过这个状态机话的实在比较差很容易误解的 3. 卡诺图写出逻辑表

达使... 4. 用逻辑们画出D触发器 5. 给出某个一般时序电路的图，有Tsetup,Tdelay,Tc

k->q,还有 clock的delay,写出决定最大时钟的因素同时给出表达式 6。c语言实现统计某

个cell在某.v文件调用的次数(这个题目真bt) 7 cache的主要部分什么的 8 Asic的desig

n flow.... 补充：用逻辑门画D触发器

考试时间一个半小时。

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